Инструментарий для создания интегральных схем
Описание аппаратных блоков на C++ и проведение быстрой верификации
Средство описания и верификации логики интегральной схемы на языке С++, позволяющее разработчикам, не имеющим знаний специализированных языков проектирования HDL (например, Verilog) реализовать алгоритмы в «кремнии»
Инструментарий генерирует оптимизированный HDL-код и упрощает процесс проектирования аппаратуры, исключая трудоемкий этап разработки на HDL
Для заказа и пробного тестирования вы можете:
Право на использование продукта предоставляется на основании простой (неисключительной) лицензии.
СВИДЕТЕЛЬСТВО о государственной регистрации программы для ЭВМ № 2025610575 от 13.01.2025.
| 01 | Надстройка над C++ с набором макросов и библиотекой классов для логического описания интегральных схем |
| 02 | Встроенная быстрая симуляция, отладка и анализ кодового покрытия при моделировании логических схем |
| 03 | Быстрая генерация синтезируемого Verilog-кода из С++ описания |
| 04 | Библиотека аппаратных модулей для операций в конечных полях, длинной арифметики и плавающей точкой |
| 05 | Модули для матричных операций, включая сложение, умножение и работу с разреженными матрицами |
| 06 | Модули для логических операций, включая выбор, арбитраж и операции с большой шириной данных |
| 07 | Модули стандартных контейнеров: очереди, стеки, карты и контейнеры для параллельной загрузки данных |
| 08 | Модули помехоустойчивых кодеков (БЧХ) и шифрования (ГОСТ Р 34.12-2015, Магма, Кузнечик) |
| 09 | Модуль взаимодействия с DRAM через AXI4-master с интерфейсами очередей заданий и ответов |