САПР Анализ
Система статического анализа для языка описания аппаратуры
О продукте
Статический анализ кода RTL (SystemVerilog), форматов Liberty, SDC, UPF, выявление ошибок, поддержка пользовательских правил
-
Кому будет полезен продукт
- Разработчикам цифровых микросхем
- Инженерам по верификации
-
Описание
Программа анализирует код на специальном языке для проектирования схем (Hardware Descripton Language, HDL) и определяет, есть ли в нём ошибки (например, корректность подключения блоков, из которых состоит микросхема и цепей, связывающих их) или уязвимости (неиспользуемые ветви кода)
Поскольку анализ проводится без выполнения кода, система помогает сократить время тестирования и оптимизировать процесс разработки аппаратных решений
САПР Анализ умеет работать с большим объёмом кода, понимает современные языки описания аппаратуры (SystemVerilog), технологические библиотеки (Liberty), описания энергопотребления (UPF) и окружения для тестирования (UVM)
Статический анализ языков и форматов данных:
- SystemVerilog (стандарт IEEE 1800, редакции 2005, 2009, 2012, 2017)
- Verilog (стандарт IEEE 1364, редакции 1995, 2001, 2005)
- спецификации проектных ограничений (SDC v1)
описания библиотек (Liberty, v.2017.06) - спецификации подсистемы питания в формате UPF (стандарт IEEE 1801, редакции 2009, 2013, 2015, 2018)
-
Ключевые преимущества
- Возможность интеграции с open-source и собственными инструментами
- Высокая скорость анализа
-
Доступ к продукту
Продукт находится в разработке. Для пробного тестирования вы можете:
- Отправить запрос с помощью электронной формы
- Связаться с нами по телефону +7 (495) 276-00-93
- Написать на e-mail: sale@istc-miet.ru
Технические характеристики
| 01 | Статический анализ языков и форматов данных: Verilog/SystemVerilog, SDC, Liberty, UPF |
| 02 | Верификационные окружения UVM (стандарт IEEE 1800.2, редакции 2017, 2020) |
| 03 | Базовые виды анализа (правила оформления кода, свойства безопасности, структура модели, корректность синхронизации, корректность использования доменов питания) |
| 04 | Возможность добавления пользовательских правил статического анализа |
| 05 | Размерность проектов свыше 100 тысяч строк исходного кода, 1 млн элементов развернутой модели |
| 06 | Парсеры Verilog/SystemVerilog, SDC, UPF c доступом через С++ API к AST, предварительной и развернутой (elaborated) модели |
Напишите нам, если хотите узнать подробнее о наших услугах